본 게시글은 Chip 설계 프로젝트 중 EDA tool 사용법에 대해 기록한 글입니다. 틀린 내용이나 정석에서 벗어난 내용이 있을 수 있습니다. Post-Synthesis simulation은 DTA(Dynamic Timing Analysis)와 Logic Synthesis를 마친 후에, RTL로 작성한 module과 합성 후 생성된 _syn.v module이 같은 동작을 확인하는 과정입니다. Synopsys VCS를 사용한 verilog simulation은 stage 사이의 delay를 고려하지 않기 때문에 다음 사진과 같이 propagation delay가 전혀 없는 파형을 보여줍니다. 값은 보실 필요 없고, CLK의 positive edge에서 delay 없이 값이 바뀌는 것을 보시면 됩니다. 그..
