기억보단 기록을

본 게시글은 Chip 설계 프로젝트 중 EDA tool 사용법에 대해 기록한 글입니다. 틀린 내용이나 정석에서 벗어난 내용이 있을 수 있습니다. Post-Synthesis simulation은 DTA(Dynamic Timing Analysis)와 Logic Synthesis를 마친 후에, RTL로 작성한 module과 합성 후 생성된 _syn.v module이 같은 동작을 확인하는 과정입니다. Synopsys VCS를 사용한 verilog simulation은 stage 사이의 delay를 고려하지 않기 때문에 다음 사진과 같이 propagation delay가 전혀 없는 파형을 보여줍니다. 값은 보실 필요 없고, CLK의 positive edge에서 delay 없이 값이 바뀌는 것을 보시면 됩니다. 그..

Matrix Multiplication(이하 MM)을 가속하기 위한 Systolic array architecture에 대해서 알아보겠습니다. http://ashanpeiris.blogspot.com/2015/08/digital-design-of-systolic-array.html Digital design of systolic array architecture for matrix multiplication Systolic architecture consists of an array of processing elements, where data flows between neighboring elements, synchronously , from di... ashanpeiris.blogspot.com 위 ..

taigon 교수님 논리회로설계에서 사용하는 tool인 xilinx사의 vivado 사용법입니다! 우선 vivado 2020.2를 실행합니다. xilinx 홈페이지 https://www.xilinx.com/support/download.html 에서 tool을 다운로드 받을 수 있습니다. 용량이 상당히 크니(약 60G) PC 용량 확인 후 설치하시기 바랍니다. 여기서 2020.2 버전을 사용하는 이유는 무료버전인 Webpack이 2020.2 까지 제공되기 때문입니다. 최신버전은 유료 라이센스를 구입하여 사용해야 합니다. 저는 아무것도 모르고 최신버전을 다운받아서 라이센스 해결하느라 4시간 날려먹고 2020.2 Webpack을 재설치했습니다. 저처럼 시간버리시는 분들이 없기를.. vivado를 설치한 후 ..